Full Speed / FS
20 GbpsGen2x2 标称链路速率
>16 Gbps读写吞吐量均超过 16 Gbps，支持全双工
31 端点1 控制 + 15 IN + 15 OUT
内置 SerDesUSB 3.x 无需外置 PHY
先看懂 USB，再选择带宽。
USB 连接设备与主机。版本名称只是起点，具体速率模式才决定链路能力。
High Speed / HS
Gen1x1，单通道
Gen2x1，单通道
Gen2x2，双通道
“USB 3.2”并不总是 20G：Gen1 / Gen2 表示每通道速率代际，x1 / x2 表示通道数。同样是 10G，Gen2x1 与 Gen1x2 的组成也不同。
| 模式 | 每通道速率 | 通道数 | 合计速率 |
|---|---|---|---|
| Gen1x1 | 5 Gbps | 1 | 5 Gbps |
| Gen1x2 | 5 Gbps | 2 | 10 Gbps |
| Gen2x1 | 10 Gbps | 1 | 10 Gbps |
| Gen2x2 | 10 Gbps | 2 | 20 Gbps |
有效吞吐低于标称速率，还受协议、主机与设备实现影响。USB 2.0 兼容需要外接 ULPI PHY。
让接口能力，随设计一起迭代。
FPGA 的可重构逻辑，为接口配置和业务功能的后续调整留下空间。
| 选择维度 | FPGA 方案 | ASIC 方案 |
|---|---|---|
| 硬件逻辑 | 可重新综合、布局布线并更新配置 | 制造后通常固定，逻辑变更可能需要重新设计芯片 |
| 后续修正 | 可通过更新逻辑或软件处理问题，仍需验证 | 软件与固件可更新，部分问题可绕过；硬件逻辑边界通常不变 |
| 设计取舍 | 适合需要持续迭代、配置差异较多的设计 | 适合需求稳定、能承担专用芯片开发投入的设计 |
IP 层：配置接口能力
按项目选择 USB 速率模式、端点与缓冲区数量、数据位宽和时钟配置，将接口资源匹配业务需求。
可配置速率模式、端点与缓冲区数量、数据位宽和时钟。器件层：更新硬件逻辑
在 FPGA 能力范围内更新设计，重新完成实现与上板验证。升级到 20G 仍需足够的 SerDes 速率和通道条件。
可重构不意味着绕过器件、布线和时序限制；不预设源码交付或修改授权。这里比较的是可编程逻辑与定制芯片的设计取舍，不承诺成本、功耗或开发周期的固定优势。
系统架构
FIFO/RAM 承载数据，APB3 管理控制。把 USB 接口整合进你的 FPGA 设计。
FPGA · PX USB3.2 20Gbps Device IP
FIFO / RAM 接口用户数据通道15 IN · 15 OUT非控制端点数据传输
数据端点（15 IN / 15 OUT）EP1 INEP1 OUT···EP15 INEP15 OUT
EP0 控制端点描述符与枚举
USB 3.2 设备控制器
USB 3.0 协议层协议处理
USB 3.2 链路层链路管理
USB 3.2 LTSSM链路训练状态机
USB 3.2 PHY物理层编码、解码与通道对齐
FPGA SerDes内置收发器USB 3.x 无需外部 PHY
支持控制、同步、中断、批量传输。
端点缓冲区数量可按需配置；支持全双工 IN / OUT。
VexRiscv SoC开源 RISC-V 软核IP 管理与 EP0 枚举
APB3 配置寄存器控制与状态访问
USB 2.0 设备控制器
USB 2.0 协议层HS 480 Mbps / FS 12 Mbps
ULPI 接口管理外部 PHY 接口
至 USB-C 连接器
SS1_RX± / SS2_RX±接收差分对
SS1_TX± / SS2_TX±发送差分对
CC1 / CC2连接器配置通道
USB 2.0
ULPI PHY外置芯片，按需配置D+ / D−
ULPI PHY外置芯片，按需配置D+ / D−
数据通道控制／配置通道外置 PHY，仅 USB 2.0 兼容时需要
数据路径 · FIFO / RAM
非控制端点传输数据，最多 15 个输入端点和 15 个输出端点，缓冲区数量按需配置。
控制路径 · APB3
VexRiscv SoC 负责 IP 管理与 EP0 描述符枚举，软件可管理控制传输。
USB 2.0 · 按需兼容
支持 HS / FS 模式。需要向下兼容时，通过 ULPI 接口外接 USB 2.0 PHY。
实测性能
各速率档的读取与写入吞吐量如下。
各速率档读取 / 写入吞吐量
图表暂不可用，请查看完整数据表。
20G 档读取16.2Gbps
20G 档写入17.2Gbps
| 档位 | 读取 | 写入 |
|---|---|---|
| 20G | 16.2 | 17.2 |
| 10G | 7.2 | 7.6 |
| 5G | 3.2 | 3.2 |
| USB 2.0 HS | 0.32 | 0.32 |
读写数值分别展示，不相加；实际性能需结合主机、器件、线缆与测试配置验证。
先看 SerDes，再决定速率。
20G 的起点，是每通道 10 Gbps 的 SerDes 能力。选型时，也要为业务逻辑留足资源。
从器件型号开始确认
查看器件手册中的收发器速率，或将完整 FPGA 型号交给我们一起评估。
速率条件仅作初筛，仍需确认可用通道、主机支持与板级设计。
两档资源配置，按器件选择
| 数据位宽 | LUT / FF | 时钟 | 器件工艺 |
|---|---|---|---|
| 128 位 | 20K / 20K | 156.25 MHz | 28 / 22 nm |
| 64 位 | 12K / 12K | 312.5 MHz | 16 nm |
最终占用随目标器件、端点与缓冲区配置核定。
多 FPGA 平台适配方向
Xilinx（AMD）、安路、易灵思、紫光、复旦微、高云。
具体系列与型号需确认，不代表任意器件均能实现 20G。
支持哪些 USB 速率与传输类型？
USB 3.2 支持 Gen2x2（20G）、Gen2x1（10G）、Gen1x2（10G）和 Gen1x1（5G）；USB 2.0 支持 HS / FS。支持控制、同步、中断和批量传输。
无需外部 PHY，是否意味着不需要高速设计？
不是。USB 3.x 使用 FPGA 内置 SerDes，省去外部 USB 3.x PHY；差分走线、阻抗、参考时钟与板级信号完整性仍需设计验证。USB 2.0 向下兼容另需外接 ULPI PHY。
集成前需要准备什么？
确认 FPGA 完整型号、SerDes 通道与速率、可用逻辑资源、目标主机与数据接口。IP 需要集成到 FPGA 工程并完成综合、布局布线和上板验证。交付范围与授权方式请在项目沟通中确认；未预设授权条款。
两种连接路径，两种集成取舍。
在 FPGA 项目中，比较外置 FX20 控制器与 PX IP 集成方案。
FPGA + 外置 FX20
FPGAFX20USB
USB 控制功能由外部控制器承担，需要设计 FPGA 与控制器之间的数据互连。
FPGA 内部集成 PX IP
FPGA · PX IP + SerDesUSB 3.x
通过 FPGA 内置 SerDes 实现 USB 3.x，省去独立 FX20 控制器；USB 2.0 兼容另需 ULPI PHY。
| 评估项 | 外置控制器方案 | PX IP 方案 |
|---|---|---|
| 器件与连接 | FPGA、外置控制器及芯片间互连 | USB 3.x 集成进 FPGA，设计重点转向 SerDes 通道 |
| FPGA 资源 | USB 控制器的功能由外部芯片承担 | 需为 USB IP 预留逻辑与缓冲资源 |
| 开发工作 | 结合控制器接口、固件与参考设计集成 | 完成 IP 集成、综合、布局布线及上板验证 |
| 成本核算 | 控制器、FPGA、PCB 与开发投入 | FPGA、IP 授权、PCB 与开发投入，按项目核算 |
仅比较 FPGA 配套场景；不引用历史报价与交期，也不把不同测试条件下的吞吐量直接排名。
为持续产生数据的设备而设计。
从视频采集到机器视觉，将 FPGA 的数据处理能力连接至主机。
USB 采集卡
连接视频输入与主机采集链路。根据分辨率、帧率和像素格式，核算持续传输带宽。
展开视频输入方向
HDMI / DisplayPort：评估显示源采集链路。SDI：评估视频设备输入。GMSL：评估相机数据输入。
上述输入需要各自的接收、桥接或处理逻辑。PX 提供 USB 设备接口能力，不等同于内置全部视频接收器或完整 UVC 成品。
工业相机与机器视觉
面向高分辨率图像传输，将端点与缓冲配置匹配采集节奏和主机处理能力。
展开机器视觉需求
从图像尺寸、帧率、像素格式和触发节奏评估持续带宽，再配置端点与缓存。
USB3 Vision 可作为系统集成方向；协议栈、主机软件与符合性需另行验证，不将底层 IP 宣称为已认证相机方案。
USB 转 10G 网卡
以 USB 3.2 Gen2x2 作为高速主机连接方向，端到端性能需结合 MAC 与驱动验证。
展开网络桥接需求
评估 USB 至 10GbE 的数据通路，配合以太网 MAC / PHY、缓冲管理和主机驱动完成设计。
USB 10G 的标称速率不能直接等同于 10GbE 有效线速；20G 链路提供更高带宽空间，最终以双向端到端测试为准。
图为概念示意；具体方案能力以项目验证为准。
4K60 RGB：先算数据，再验证链路。
3840 × 2160 × 60 × 24 ≈ 11.94 Gbps这是 RGB 每通道 8bit、未压缩有效像素数据的计算值，不含封装与其他传输开销。能否稳定采集，还需验证视频输入、缓存、USB 通路和主机处理能力；不把计算结果当作已完成的实测案例。
存储设备
作为设备侧高速主机接口的集成方向。评估存储介质持续读写能力、缓存配置与主机驱动。
数据中心
结合具体设备的数据交换需求评估 USB 链路。明确主机拓扑、持续负载及系统兼容性后再选型。
独立的 USB IP 业务，面向实际产品。
USB 接口集成，专注你的 FPGA 项目
USB IP 与逻辑分析仪业务独立运营。围绕器件、数据接口与目标速率，沟通适合项目的 USB 接口方案；具体集成范围和 IP 授权方式按项目确认。
咨询 USB IP 集成pxlogic · 采集硬件
PX-Logic 系列
面向多通道逻辑信号采集。PXTOOL 支持 PX-Logic U3 / U2 系列设备，将硬件采集与波形分析连接起来。
U3 系列代表设备
32 通道 · 16 Pro · 16 Plus
32 通道 · 16 Pro · 16 Plus
PXTOOL Analyzer
逻辑采集与协议分析 · Windows / Linux / macOS
持续采集
Stream 模式结合缓冲与磁盘缓存，观察更长时间窗口中的信号。
协议解码
将解码结果叠加到波形轨道，配合触发与搜索定位总线事件。
会话复盘
独立保存与恢复采集会话，保留波形、参数和分析上下文。
PX-Logic 与 PXTOOL 为逻辑分析仪及配套软件业务；相关采集、解码与会话功能不属于 USB IP 的内置功能。
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